岗位职责 1、 参与SoC子模块的开发。积极撰写Design Spec，依据Design Spec完成子模块的RTL代码开发，并搭建简单的test-bench完成基本功能验证； 2、 参与SoC集成，将各IP通过interconnect实现互联； 3、 协助DV团队完成子系统验证或SoC top level验证； 4、 根据synthesis timing report，定位逻辑电路的critical path，并合理优化timing； 5、 需要提供详细的寄存器描述文档，协助嵌入式BSP同事和hardware同事，完成FPGA原型验证。 任职资格 1、 电子工程类学士或硕士学位，掌握数字电路基本原理，0-5 年IC设计经验； 2、 熟练掌握 Verilog硬件描述语言； 3、 熟悉基本的Linux操作，熟悉常用 EDA 工具如 Verdi，VCS，Xcelium 等； 4、 熟悉常用脚本：Makefile，Python，TCL，Perl等； 5、 熟悉 AMBA 协议：AXI，AHB 以及 APB 等； 6、 对SoC架构有基本认知，有SoC顶层整合经验者优先； 7、 熟悉Design Compiler，对时序约束，电路综合有实际操作经验者优先； 8、 良好的团队协作意愿。